编者按：本文是年更新的IRDS路线图，以帮助大家了解芯片产业当前面临的挑战和未来发展方向。

由摩尔缩放实现的系统缩放受到电源和互连带宽等资源稀缺的日益挑战。这在大数据与即时数据无缝交互的需求下变得更具挑战性（图MM-1）。即时数据生成需要具有“始终在线”功能的超低功耗设备，同时需要能够即时生成数据的高性能设备。大数据需要丰富的计算、通信带宽和内存资源来生成客户需要的服务和信息。

国际设备和系统路线图(IRDS)的MoreMooreIFT(InternationalFocusTeam)提供了逻辑和内存技术的物理、电气和可靠性要求，以维持大数据、移动和云（例如，物联网(IoT)和服务器）应用所需的功率、性能、面积、成本(PPAC)扩展。对于主流/大批量制造(HVM)，这是在15年的时间范围内完成的。

预计以下系统驱动程序会影响MoreMoore逻辑技术：

一、移动

异构集成

边缘计算

增强现实(VR/AR)

人工智能增强边缘计算和连接（手机、6G、蜂窝、物联网、Wi-Fi、无线连接、智能相机和扬声器）以内容丰富的数据驱动任何数据、任何位置、最高速度和最低功率。

二、数据和HPC服务器——缓存集成、内存、IO

企业/云中的AI加速器

编解码器ASIC-24/7/连续运行视频和音频（编解码器），最短5年

网络–永远在线，W功率范围

高级驾驶辅助系统(ADAS)芯片–自动驾驶

用于AI、图形、HPC的内存和IO解决方案

三、新型计算结构

神经处理单元

精细间距3D堆叠

可重新配置的计算结构

智能2.5D中介层

当前的现状

半导体器件生产的主要部分用于数字逻辑，需要支持两种器件类型的技术平台：1)高性能逻辑，2)低功耗/高密度逻辑。该技术平台的主要考虑因素是速度、功率、密度、成本、容量和上市时间。MoreMoore路线图提供了持续扩展MOSFET的实现视图，以便在降低功耗和成本以及大批量生产的情况下保持改进器件性能的历史趋势。

以下应用推动了IRDS中解决的MoreMoore技术的要求：

高性能计算——在恒定功率密度下的更高性能（受热限制）

移动计算——以恒定的功耗（受电池限制）和成本提供更多性能和功能

自主传感和计算(IoT)——旨在减少泄漏和可变性

技术驱动因素包括以下重点项目：

逻辑技术

基本规则缩放

性能助推器

性能-功率-面积(PPA)缩放

3D集成

内存技术

DRAM技术

闪存技术

新兴的非易失性内存(NVM)技术

更多摩尔目标每2-3年为节点扩展带来PPAC价值：

(P)performance：在标定电源电压下工作频率提高10%

(P)ower：在给定性能下，每次开关的能量减少20%

(A)rea：芯片面积减少30%

(C)ost：晶圆成本增加30%–微缩裸片的裸片成本减少15%。

系统扩展考虑逻辑、内存和IO解决方案的共同集成，带来以下目标：

TOPS（每秒万亿次操作）：吞吐量

TOPS/W（每瓦TOPS）：能效

TOPSxTOPS/W/Area是能源面积效率指标（又名EDP：单位面积的能源延迟产品）

TOPSxTOPS/W/Area的2.0-2.4倍缩放，用于每帧、每次推理、每次训练和/或每个pocket的节点缩放

这些缩放目标推动了该行业进行多项重大技术创新，包括高κ栅极电介质和应变增强等材料和工艺变化，以及在不久的将来，全环栅(GAA)等新结构；替代高迁移率通道材料，以及允许异构堆叠/集成的新3D集成方案。这些创新将被快速引入，因此及时理解、建模和实施制造对于该行业至关重要。

值得注意的是，成本指标（芯片成本降低15%）和每年都需要大量新产品的市场节奏正成为移动和高性能计算行业中越来越重要的目标。由于同时满足严格要求所有品质因数(FoM：figure-of-merits)的应用，有必要推进一个有效的工艺技术列表，以将某些器件架构维持到其极限，例如将finFET架构推到年，同时确保快速过渡到gate-allaround器件，这将持续超过十年。这种方法还将有助于在从一个逻辑代转移到另一个逻辑代时以降低的风险维持成本。

由于多个图案化光刻步骤，当晶圆加工成本随着步骤数量的增加而变得更加昂贵时，这就变得更加困难。然而，对于相同数量的晶体管，必须在每一代逻辑中将成本降低15%以上，这只能通过沟道材料、器件架构、接触工程（contactengineering）和器件隔离等新进展实现间距缩放。增加的工艺复杂性也必须考虑到整体die成品率。

为了补偿复杂性的成本，需要加速设计效率以进一步扩大面积以达到die成本调整目标。这些设计引起的比例因子也在ITRS系统驱动技术工作组的早期工作中观察到，并被用作校准因子以匹配行业的区域比例缩放趋势。设计比例因子现在被认为是MoreMoore技术路线图中的关键要素之一。

未来的预测

在IRDSMoreMoore路线图中，预测了以下内容：

基本规则缩放预计将在年左右放缓并达到饱和。极紫外(EUV)技术将成为基本规则缩放的推动者，同时控制成本并降低工艺复杂性。预计到年之后，过渡到3D集成和使用BeyondCMOS器件实现互补的片上系统(SoC)功能。

基本规则缩放需要与设计技术协同优化(DTCO)结构相结合，以适应面积缩减以及收紧限制整体SoC面积缩放的关键设计规则。

3D集成的一个主要挑战是如何对系统进行分区以更好地利用设备、互连和子系统，例如内存、模拟和输入/输出(I/O)。寄生效应改进将成为年至年间节点性能改进的主要旋钮，例如引入低κ器件间隔器。

SiGe和2D材料通道正变得越来越重要，以补充Si通道。

控制互连电阻、电迁移(EM)和随时间变化的介电击穿(TDDB)限制变得越来越困难。由于Cu势垒的非理想缩放导致较少的金属化体积和表面和晶界界面处的散射增加，互连电阻现已进入指数增加状态。因此，需要新的阻挡层材料、基于原子层沉积(ALD)的阻挡层沉积和/或非铜金属化解决方案。除了电阻可扩展性之外，TDDB还对给定低κ电介质的相邻线之间的最小空间施加了限制，从而迫使介电常数（κ值）缩放速度变慢。

预计从年到年，六个节点的性能对于有线加载数据路径平均会有所改善，其中大部分改进发生在年左右从3个GAA设备过渡到4个GAA设备时。

预计从年到年跨越六个节点的片上系统(SoC)级面积将有所改善，但节点到节点的平均增幅小于30%。

功率密度对缩放提出了重大挑战，特别是由于年后的3D集成。因此，有必要在设备和架构中考虑热因素。

在节点到节点的基础上，平均每次开关减少的能量预计将限制在20%以下。这是缩放的关键挑战，因为电容和电源电压降低速度减慢。

DRAM需要保持足够的存储容量，并且需要足够的单元晶体管性能来保持未来的保留时间特性。如果与引入新技术相比，成本缩放的效率变差，DRAM缩放将停止，并采用3DDRAM单元堆叠结构。或者，可以采用新的DRAM概念。

由于阈值电压分布的可控性限制，二维闪存密度不能通过基于电荷的设备的持续缩放而无限增加。通过垂直堆叠存储层，闪存密度将继续增加，从而导致采用3D闪存技术。由于复杂处理增加的互连和良率损失导致的阵列效率下降是进一步降低每比特成本效益的挑战。目前，层已经量产，层和层也是可能的。

铁电RAM(FeRAM)是一种快速、低功耗和低压非易失性存储器(NVM)替代品，因此适用于射频识别(RFID)、智能卡、ID卡和其他嵌入式应用。处理难度限制了它的广泛采用。最近，提出了基于HfO2的铁电场效应晶体管(FET)，其铁电性用于改变FET的阈值电压(Vt)，从而可以形成类似于Flash的1T单元。如果开发成熟，这可以作为低功耗和非常快的类闪存记忆。

自旋转移力矩磁RAM(STT-MRAM)取代独立的NANDFlash似乎遥不可及STTMRAM现在大多不被视为独立内存，而是嵌入式内存。STT-MRAM也将成为替代嵌入式闪存(NOR)的潜在解决方案。这对于低功耗物联网应用来说可能特别有趣。另一方面，对于其他使用更高存储密度的嵌入式系统应用程序，NORFlash预计将继续占据主导地位，因为它仍然具有更高的成本效益，并且能够承受印刷电路板(PCB)焊接过程（约°C）而不会丢失其预加载代码。

3Dcross内存已被证明可用于存储类内存(SCM)，以提高I/O吞吐量并降低功耗和成本。由于包括选择器器件的存储器完全在后道工序(BEOL)工艺中制造，因此堆叠多层以降低位成本相对便宜。

高密度电阻式RAM(ReRAM)的开发因缺乏良好的选择器设备而受到限制，因为简单的二极管工作范围有限。然而，3Dcross存储器的最新进展似乎已经解决了这个瓶颈，如果其他技术问题（例如不稳定位）得到解决，ReRAM可能会取得快速进展。

PCM提供了良好的缩放轨迹，克服了诸如RRAM中的高可变性和MRAM中的低Ron/Roff比率等负担。

嵌入式内存与计算的更多融合有望通过将数据从内存移至/从计算中移出而导致性能和能量损失，这就是所谓的内存墙问题。这将引入内存计算(CIM)阵列，以在特定的边缘AI应用程序中发展。CIM阵列还将利用嵌入式NVM设备，这些设备可以集成到BEOL堆栈中，从而带来更好的占地面积，从而提高TOPS/mm2指标。

众所周知半导体行业的目标是能够继续扩展技术，以降低功耗和成本来提高整体性能。组件和最终芯片的性能可以通过许多不同的方式来衡量：更高的速度、更高的密度、更低的功耗、外形尺寸的减少、物料清单的减少、更多的功能等。传统上，尺寸缩放已经足以带来上述这些性能优势，但情况已不再如此。处理模块、工具、材料特性等对继续扩展提出了艰巨的挑战。我们已经确定了这些困难的挑战，并在表MM-5和表MM-6中进行了总结。这些挑战分为近期的-（表MM-5）和长期的-（表MM-6）。

逻辑技术，何去何从

MoreMoore路线图侧重于有效的解决方案，以在缩放尺寸和缩放电源电压下维持性能和功率缩放。基本规则缩放推动芯片成本降低。然而，这种缩放增加了总负载中寄生的部分，并带来性能和功率缩放的规模收益递减。因此，有必要

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